FIFO (CPLD+SRAM)

[Uragan90]

Доброго времени суток уважаемые!!!
Есть задача построить модуль FIFO на связке CPLD+SRAM. Это образно говоря решение будет использоваться как простое FIFO для передачи данных в микроконтроллер. Мозги кипят и требуется помощь знающих людей которые смогут помочь разобраться в проблеме.
Вопрос коммутационного плана на выложенной схеме дело в том что мк и плис работают на разных тактовых частотах и тут то и проблема.
Я думаю так сделать:
Данные со входа IN_DATA[15..0] поступают во внешнюю sram и там фиксируются сигналом (wd_sram) по адресу схемы которая тут не представлена в принципе это не важно. Начало работы начинается с того что мк подаёт запрос на то чтоб данные записались в регистр (inst5) сигналом (request) и если sram находится в режиме чтения то данные записываются в регистр при этом выставляется флаг регистр загружен -(confirmation) и сбрасывается регистр запроса на запись данных из sram. По приходу следующего запроса записи из sram в регистр (inst5) флаг (confirmation) сбрасывается в ноль и мк ожидает загрузки регистра (inst5) из него потом сдвиговым регистром будут выгружены данные в мк. Так я предположил выйти из проблемы пересечения клоковых доменов асинхронной фифо. Подскажите в правильном ли я направлении двигаюсь?

[ForcePoint]

Без двухпортовки-то - всё равно никуда. Пока МК будет читать - писать не сможете - потеря данных.

[Easyrider83]

В данном случае лучше начать с самого начала. Что именно требуется реализовать в конечном итоге?

[Uragan90]

В данном случае лучше начать с самого начала. Что именно требуется реализовать в конечном итоге?

Есть FPGA+внешняя SRAM. Нужно реализовать FIFO буфер на этой связке.

[Uragan90]

Без двухпортовки-то - всё равно никуда. Пока МК будет читать - писать не сможете - потеря данных.

Двух портовка это что? Я могу разделить в срам данные и адрес на 2 независимых порта. Использую CY7C1041DV33 в качестве срам, а интересует только 8 бит

[ForcePoint]

Есть FPGA+внешняя SRAM. Нужно реализовать FIFO буфер на этой связке.

С какой целью-то? Если денег съэкономить взяв (условно) ЦПЛД и ОЗУ по два бакса каждая, то не выйдет.

Двух портовка это что? Я могу разделить в срам данные и адрес на 2 независимых порта. Использую CY7C1041DV33 в качестве срам, а интересует только 8 бит

Они у неё и так разделены. Проблема в том, что ШД одна. Пока будете считывать данные в МК - входные данные записать не сможете.
А если брать двухпортовое ОЗУ (с двумя ШД), то уже вылетаете на тот-же уровень денег, что можно купить сразу FIFO без всякого цирка.
Можно, конечно, два банка сделать и писать/читать попеременно. Некий выигрыш может иметь место (надо только ещё посчитать стоимость лишних см печатки, точек пайки, написания прошивки ЦПЛД и её программирования).

Какой объём-то нужен? Если именно такой большой, как у 7C1041, то покувыркайтесь. А если намного меньше (ИМС выбрана потому, что меньшие объёмы щас редки и не намного дешевле), то, может и один корпус FIFO встанет в приемлемую цену.

А если ФПГА, а не ЦПЛД, то там и встроенная двухпортовая память найдётся.

[Uragan90]

С какой целью-то? Если денег съэкономить взяв (условно) ЦПЛД и ОЗУ по два бакса каждая, то не выйдет.

Они у неё и так разделены. Проблема в том, что ШД одна. Пока будете считывать данные в МК - входные данные записать не сможете.
А если брать двухпортовое ОЗУ (с двумя ШД), то уже вылетаете на тот-же уровень денег, что можно купить сразу FIFO без всякого цирка.
Можно, конечно, два банка сделать и писать/читать попеременно. Некий выигрыш может иметь место (надо только ещё посчитать стоимость лишних см печатки, точек пайки, написания прошивки ЦПЛД и её программирования).

Какой объём-то нужен? Если именно такой большой, как у 7C1041, то покувыркайтесь. А если намного меньше (ИМС выбрана потому, что меньшие объёмы щас редки и не намного дешевле), то, может и один корпус FIFO встанет в приемлемую цену.

А если ФПГА, а не ЦПЛД, то там и встроенная двухпортовая память найдётся.

Мне и не нужно одновременное чтение и запись! Мне нужно чтоб запись была в приоритете к чтению!
Вот картинка вдохновившая на постройку такого псевдо-фифо.

[MisterDi]

Работать будет, но лучше перевести схему на синхронный режим работы. При этом уйдут проблемы синхронизации.

[ForcePoint]

Мне и не нужно одновременное чтение и запись!

Чего кричишь? В первом посте трудно написать было?

[Uragan90]

Работать будет, но лучше перевести схему на синхронный режим работы. При этом уйдут проблемы синхронизации.

С синхронизацией здесь как раз полная засада! Вот вы знающий человек, ведь это возможно реализовать фифо на плис+срам? Ну пусь не реальное фифо но его подобие.