Помогите с отладкой в Quartus

[DanilinSA]

Стоит связка Quartus 13.0.1+ ModelSim ALTERA STARTER EDITION 10.1d

Пишу проект наVerilog. Сформировал testbench для отладки. Но столкнулся вот с чем:
не знаю как посмотреть в отладке значения внутренних wire/reg. Собственно входы/выходы верхнего вывода смотрятся ( и управляются) нормально.
Но очень интересно посмотреть сигналы во внутренних модулях иерархического проекта. Вытаскивать на ноги верхнего уровня нужные для просмотра сигналы желания нет.

Как это правильно делается? А то весь инет перерыл - внятного решения не нашел.
Кусок testbench:

DLO i1 (
// port map - connection between master ports and signals/registers
.FSMC_A(FSMC_A),
.FSMC_AD(FSMC_AD),
.FSMC_CLK(FSMC_CLK),
.FSMC_NADV(FSMC_NADV),
.FSMC_NE2(FSMC_NE2),
.FSMC_NOE(FSMC_NOE),
.FSMC_NWE(FSMC_NWE),
.RST(RST)

// .ADR_OUT(ADR_OUT),
// .DATA_OUT(DATA_OUT),
// .DSO.ADR_OUT_STR(ADR_OUT_STR)
// .DATA_OUT_STR(DATA_OUT_STR)

);

[MisterDi]

ModelSim показывает иерархию проекта до уровня регистра (Правда полный, как в стартере - не знаю). Сейчас под рукой установленного ModelSim-a нет, по-моему можно из контекстного меню дать команду добавить выход регистра в окно результатов.

[DanilinSA]

Ручками добавить - это я так сейчас и делаю. А хочется ускорить процесс.