06.02.2016, 12:09
|
#1
|
Частый гость
Регистрация: 24.09.2013
Сообщений: 28
Сказал спасибо: 0
Сказали Спасибо 10 раз(а) в 4 сообщении(ях)
|
Задержка PIN-2-Logic в EPM7128S
Нужно внести небольшую (10-20 nS) задержку от входного пина ко всей внутренней логике. Не могу найти эту функцию в “Assignment Editor”. Просветите, пожалуйста, чайника, существует такая возможность в epm7128S или придется лепить задержку «снаружи». Боюсь, если врезать несколько последовательных элементов, то компилятор в процессе компиляции и оптимизации их уберет.
PS: Quartus v9.1 , проект в «Block Diagram/Schematic File»
|
|
|
|
06.02.2016, 12:22
|
#2
|
Почётный гражданин KAZUS.RU
Регистрация: 20.03.2007
Адрес: "Братское кольцо враждебности", т.е. ближайшее заМКАДье.
Сообщений: 7,048
Сказал спасибо: 3,040
Сказали Спасибо 3,209 раз(а) в 2,179 сообщении(ях)
|
Re: Задержка PIN-2-Logic в EPM7128S
ЕМНИП - нет такого библиотечного элемента. Если есть какой-либо тактовый сигнал - можно попробовать воспользоваться им. Либо переработать схему так, что-бы исключить "логические гонки" (они-же "race condition" или "logic hazard").
Сообщение от lizard66
|
то компилятор в процессе компиляции и оптимизации их уберет.
|
Да, уберёт. Можно объявить кусок не подлежащим оптимизации.
|
|
|
|
06.02.2016, 14:12
|
#3
|
Частый гость
Регистрация: 24.09.2013
Сообщений: 28
Сказал спасибо: 0
Сказали Спасибо 10 раз(а) в 4 сообщении(ях)
|
Re: Задержка PIN-2-Logic в EPM7128S
Сообщение от ForcePoint
|
Если есть какой-либо тактовый сигнал - можно попробовать воспользоваться им.
|
Есть условно два тактовых SDA и SCL , формируемые внешним I2C мастером.
Сообщение от ForcePoint
|
Либо переработать схему так, что-бы исключить "логические гонки" (они-же "race condition" или "logic hazard").
|
Боюсь, на это уже нет места.
Сообщение от ForcePoint
|
ЕМНИП - нет такого библиотечного элемента.
|
Честно говоря я имел ввиду не библиотечный элемент, а назначение специальных свойств пину. На «марсоходе» вскользь упомянуто так:
|
|
|
|
07.02.2016, 02:57
|
#4
|
Почётный гражданин KAZUS.RU
Регистрация: 28.05.2010
Сообщений: 1,118
Сказал спасибо: 150
Сказали Спасибо 604 раз(а) в 310 сообщении(ях)
|
Re: Задержка PIN-2-Logic в EPM7128S
Цитата:
|
я имел ввиду не библиотечный элемент, а
|
без генератора никак, только имитировать "Можно объявить кусок не подлежащим оптимизации. "
Например использовать типовое время задержки на элемент из даташита:
только эта задержка будет плавать от температуры и питания. Термостатируете. А может вам и не нужна точность, цель то конечная не указана.
|
|
|
|
07.02.2016, 11:35
|
#5
|
Частый гость
Регистрация: 24.09.2013
Сообщений: 28
Сказал спасибо: 0
Сказали Спасибо 10 раз(а) в 4 сообщении(ях)
|
Re: Задержка PIN-2-Logic в EPM7128S
Сообщение от raxp
|
А может вам и не нужна точность, цель то конечная не указана.
|
Точность не нужна. Если в двух словах, то имеется два внешних сигнала квадратной шины, которые формирует внешний мастер на МК причем с использованием аппаратного TWI, поэтому повлиять программно на фазу SCL и SDA я не могу. Заливаемая в ПЛИС схема отлажена в протеусе с учетом внутренних задержек в элементах. После компиляции в квартус оптимизатор накрутил так, что сигнал SDA обгоняет SCL. Согласно стандарту I2C при передаче байта все изменения на SDA происходят только при низком потенциале SCL, кроме состояний СТОП и СТАРТ. Так вот в результате трудов оптимизатора, смена состояния SDA с «1» в «0» происходит до того, как SCL оказывается в «0» и это воспринимается остальной логикой как появление состояния «СТОП». Учитывая вышеизложенное, что бы решить проблему необходимо задержать на входе сигнал SDA относительно SCL. Надеюсь, изложил максимально понятно.
Сообщение от raxp
|
"Можно объявить кусок не подлежащим оптимизации. "
|
Как растолковать оптимизатору не трогать вот такой фрагмент:
|
|
|
|
15.05.2016, 10:09
|
#6
|
Почётный гражданин KAZUS.RU
Регистрация: 25.11.2010
Адрес: г. Дзержинск Нижегородская обл.
Сообщений: 1,721
Сказал спасибо: 130
Сказали Спасибо 1,109 раз(а) в 528 сообщении(ях)
|
Re: Задержка PIN-2-Logic в EPM7128S
Цитата:
|
После компиляции в квартус оптимизатор накрутил так, что сигнал SDA обгоняет SCL.
|
Асинхронный дизайн? Попробуй переписать на синхронный. Там подобные ситуации исключены.
|
|
|
|
15.05.2016, 10:12
|
#7
|
Почётный гражданин KAZUS.RU
Регистрация: 13.10.2007
Адрес: Беларусь
Сообщений: 8,048
Сказал спасибо: 60
Сказали Спасибо 3,954 раз(а) в 2,309 сообщении(ях)
|
Re: Задержка PIN-2-Logic в EPM7128S
lizard66
Для и2с все тайминги измеряются в микросекундах
|
|
|
|
15.05.2016, 13:22
|
#8
|
Почётный гражданин KAZUS.RU
Регистрация: 25.05.2010
Адрес: г. Королёв
Сообщений: 8,497
Сказал спасибо: 30
Сказали Спасибо 3,072 раз(а) в 2,013 сообщении(ях)
|
Re: Задержка PIN-2-Logic в EPM7128S
Там похоже за 3 месяца уже всё решили.
|
|
|
|
Ваши права в разделе
|
Вы не можете создавать новые темы
Вы не можете отвечать в темах
Вы не можете прикреплять вложения
Вы не можете редактировать свои сообщения
HTML код Выкл.
|
|
|
Часовой пояс GMT +4, время: 17:00.
|
|