07.05.2018, 09:05
|
#1
|
Прохожий
Регистрация: 07.05.2018
Сообщений: 5
Сказал спасибо: 0
Сказали Спасибо 0 раз(а) в 0 сообщении(ях)
|
CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Мальчики, прошу вашей помощи в непостижимом моему скудному женскому уму вопросу использования входов синхронизации ПЛИС и их "привязки" к конкретным элементам в ISE Xilinx.
Итак, мы имеем XC9536 с тремя входами CLK. Я так понимаю, что они каким-то образом должны привязываться к внутренним синхронизирующим буферам BUFG. Каким образом прикрутить этот буфер к линии внутри ПЛИС и как дать ему понять с каким именно входом синхронизации он будет дружить?
Тот же вопрос по привязке входа сброса к конкретному элементу в схеме.
Перекопала весь раздел помощи ISE Xilinx но ответа так и не нашла. К слову сказать, используется схемотехнический ввод.
Прошу не бить и не ругать матерными словами ![Улыбка](images/smilies/icon_smile.gif) Догадываюсь, что ответ прост. Была бы очень благодарна за ответ с картинками в силу моей блондиночной тупости и невежества.
Спасибки
|
|
|
|
07.05.2018, 10:49
|
#2
|
Почётный гражданин KAZUS.RU
Регистрация: 08.02.2005
Адрес: Минск, Беларусь
Сообщений: 8,005
Сказал спасибо: 2,768
Сказали Спасибо 2,711 раз(а) в 2,005 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Если бы на каком языке описывать устройство - обозвать 3 CLK сигнала по-разному (CLK1, CLK2, CLK3).
В нужном блоке схемы задействовать соответствующий CLK. А потом каждый CLK подключить к соответствующей наружной физической ноге ПЛИС.
Думаю, и в картинках можно сделать подобным образом.
К сожалению, конкретнее посоветовать не могу - не использую ввод по схемам, ИМХО проще написать словами.
|
|
|
|
07.05.2018, 11:02
|
#3
|
Прохожий
Регистрация: 07.05.2018
Сообщений: 5
Сказал спасибо: 0
Сказали Спасибо 0 раз(а) в 0 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Спасибо, другими словами, каждый вход CLK подключается к своему BUFG (через IBUF), верно? Затем выход BUFG цепляем к входу внутренней защелки, через которую, в свою очередь, пропускаем нужный для синхронизации сигнал? Я тут попыталась изобразить, как сама понимаю. Правильно?
|
|
|
|
07.05.2018, 11:12
|
#4
|
Почётный гражданин KAZUS.RU
Регистрация: 08.02.2005
Адрес: Минск, Беларусь
Сообщений: 8,005
Сказал спасибо: 2,768
Сказали Спасибо 2,711 раз(а) в 2,005 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Наверное, как-то так.
Только -
А обозвать эти сигналы на схеме разными словами (переименовать) можно?
На всякий случай - и чтобы себе их различать, и программе чтобы дать понять, что это 3 разных сигнала, а то еще захочет соптимизировать и объединит их вместе.
Что касается использования именно этих буферов - не скажу, я картинками никогда не рисовал...
|
|
|
|
07.05.2018, 11:56
|
#5
|
Почётный гражданин KAZUS.RU
Регистрация: 08.02.2005
Адрес: Минск, Беларусь
Сообщений: 8,005
Сказал спасибо: 2,768
Сказали Спасибо 2,711 раз(а) в 2,005 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Сообщение от Alexeeva Maria
|
выход BUFG цепляем к входу внутренней защелки, через которую, в свою очередь, пропускаем нужный для синхронизации сигнал
|
Перечитал еще раз и вот этой фразы не понял.
Разве у Вас для синхронизации еще какой-то сигнал нужен?
Может, наоборот - для сигнала нужна синхронизация - какой-то один CLK, из трех имеющихся на входе микросхемы?
Я так понимаю, что на выходе D-триггера появляется сигнал (данные), синхронизированный с соответствующим CLK, а не формируется какой-то особенный сигнал синхронизации из CLK, приходящего на вход С, и сигнала на входе D.
|
|
|
|
07.05.2018, 13:35
|
#6
|
Прохожий
Регистрация: 07.05.2018
Сообщений: 5
Сказал спасибо: 0
Сказали Спасибо 0 раз(а) в 0 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Сообщение от Yuri222
|
Может, наоборот - для сигнала нужна синхронизация - какой-то один CLK, из трех имеющихся на входе микросхемы?
|
Именно так
|
|
|
|
07.05.2018, 18:13
|
#7
|
Почётный гражданин KAZUS.RU
Регистрация: 13.02.2008
Адрес: Днепр. Украина
Сообщений: 3,294
Сказал спасибо: 442
Сказали Спасибо 1,048 раз(а) в 706 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Цитата:
|
Каким образом прикрутить этот буфер к линии внутри ПЛИС и как дать ему понять с каким именно входом синхронизации он будет дружить?
|
Нужно каждому сигналу синхронизации дать собственное имя и его привязать к выводу.
Для того, чтобы привязать Ваш сигнал к выводу, используйте определение выводов в файле *.ucf например для вывода 25
Код:
|
NET sys_clk_n LOC =25 ; |
__________________
misterdi<@>i.ua
Последний раз редактировалось MisterDi; 07.05.2018 в 18:16.
|
|
|
|
07.05.2018, 21:34
|
#8
|
Почётный гражданин KAZUS.RU
Регистрация: 25.11.2010
Адрес: г. Дзержинск Нижегородская обл.
Сообщений: 1,714
Сказал спасибо: 130
Сказали Спасибо 1,108 раз(а) в 527 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Цитата:
|
Итак, мы имеем XC9536 с тремя входами CLK
|
Вам точно нужно 3 не зависимых синхровхода? Они полностью независимы или полностью или частично синхронны?
Цитата:
|
Прошу не бить и не ругать матерными словами
|
Вообще не реальное требование.
Заведи синхросигналы на синхровхода - и будет тебе счастье. Программа обычно без проблем распознает тактовую линию и корректно её распознает.
Тут засада бывает не в этом.
Судя по описанию у тебя на чипе будет 3 региона, каждый из которых синхронизируется от своей тактовой.
И при переходе сигнала из одного тактового региона в другой потенциально порождается куча проблем. Почитай на тему "переход из одного клокового домена в другой"
Например: https://marsohod.org/11-blog/192-buscdc
|
|
|
|
08.05.2018, 06:17
|
#9
|
Прохожий
Регистрация: 07.05.2018
Сообщений: 5
Сказал спасибо: 0
Сказали Спасибо 0 раз(а) в 0 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Сообщение от DanilinSA
|
Вам точно нужно 3 не зависимых синхровхода? Они полностью независимы или полностью или частично синхронны?
|
Нет, достаточно одного.
Сообщение от DanilinSA
|
Программа обычно без проблем распознает тактовую линию и корректно её распознает.
|
Да, это мне известно и видно в результатах компиляции проекта.
Сообщение от DanilinSA
|
Почитай на тему "переход из одного клокового домена в другой"
|
Очень интересная статья. И все же, как корректно привязать синхронизирующий триггер к внешней тактовой линии? Она же используется для внутреннего делителя на счетчике.
|
|
|
|
08.05.2018, 10:27
|
#10
|
Почётный гражданин KAZUS.RU
Регистрация: 25.11.2010
Адрес: г. Дзержинск Нижегородская обл.
Сообщений: 1,714
Сказал спасибо: 130
Сказали Спасибо 1,108 раз(а) в 527 сообщении(ях)
|
Re: CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки
Обычно делается всеми так:
1) Рисуется схема. Схемотехнически или языком высокого уровня.
2) Проверяем работу схемы через моделирование.
До этого момента не требуется привязка выводов и входных триггеров.
3) Назначаем логические сигналы на реальные ноги чипа. Для этого необходимо зайти в Раздел User Constraints (пользовательские установки) и выбрать пункт I/O Pin Planing (PlanAhead) – Pre-Syntesis.
Сигналы CLK естественно заводим на ноги для синхронизации.
А далее при компиляции все соберется автоматически. Если синхросигнал прицеплен к ноге для синхронизации - CLK автоматом будет заведена на внутренние шины синхронизации.
http://we.easyelectronics.ru/plis/ka...chaynikov.html
https://bovs.org/post/139/Asinhronny...tastabil_nosti
https://bovs.org/post/117/osnovy-soz...l-v-xilinx-ise
|
|
|
Сказали "Спасибо" DanilinSA
|
|
|
Ваши права в разделе
|
Вы не можете создавать новые темы
Вы не можете отвечать в темах
Вы не можете прикреплять вложения
Вы не можете редактировать свои сообщения
HTML код Выкл.
|
|
|
Часовой пояс GMT +4, время: 00:02.
|
|