CLK входы ПЛИС и их внутренняя синхронизация - вопрос блондинки

[Alexeeva Maria]

Мальчики, прошу вашей помощи в непостижимом моему скудному женскому уму вопросу использования входов синхронизации ПЛИС и их "привязки" к конкретным элементам в ISE Xilinx.

Итак, мы имеем XC9536 с тремя входами CLK. Я так понимаю, что они каким-то образом должны привязываться к внутренним синхронизирующим буферам BUFG. Каким образом прикрутить этот буфер к линии внутри ПЛИС и как дать ему понять с каким именно входом синхронизации он будет дружить?

Тот же вопрос по привязке входа сброса к конкретному элементу в схеме.

Перекопала весь раздел помощи ISE Xilinx но ответа так и не нашла. К слову сказать, используется схемотехнический ввод.

Прошу не бить и не ругать матерными словами Догадываюсь, что ответ прост. Была бы очень благодарна за ответ с картинками в силу моей блондиночной тупости и невежества.

Спасибки

[Yuri222]

Если бы на каком языке описывать устройство - обозвать 3 CLK сигнала по-разному (CLK1, CLK2, CLK3).
В нужном блоке схемы задействовать соответствующий CLK. А потом каждый CLK подключить к соответствующей наружной физической ноге ПЛИС.

Думаю, и в картинках можно сделать подобным образом.
К сожалению, конкретнее посоветовать не могу - не использую ввод по схемам, ИМХО проще написать словами.

[Alexeeva Maria]

Спасибо, другими словами, каждый вход CLK подключается к своему BUFG (через IBUF), верно? Затем выход BUFG цепляем к входу внутренней защелки, через которую, в свою очередь, пропускаем нужный для синхронизации сигнал? Я тут попыталась изобразить, как сама понимаю. Правильно?

[Yuri222]

Наверное, как-то так.
Только -
А обозвать эти сигналы на схеме разными словами (переименовать) можно?
На всякий случай - и чтобы себе их различать, и программе чтобы дать понять, что это 3 разных сигнала, а то еще захочет соптимизировать и объединит их вместе.
Что касается использования именно этих буферов - не скажу, я картинками никогда не рисовал...

[Yuri222]

выход BUFG цепляем к входу внутренней защелки, через которую, в свою очередь, пропускаем нужный для синхронизации сигнал

Перечитал еще раз и вот этой фразы не понял.
Разве у Вас для синхронизации еще какой-то сигнал нужен?
Может, наоборот - для сигнала нужна синхронизация - какой-то один CLK, из трех имеющихся на входе микросхемы?
Я так понимаю, что на выходе D-триггера появляется сигнал (данные), синхронизированный с соответствующим CLK, а не формируется какой-то особенный сигнал синхронизации из CLK, приходящего на вход С, и сигнала на входе D.

[Alexeeva Maria]

Может, наоборот - для сигнала нужна синхронизация - какой-то один CLK, из трех имеющихся на входе микросхемы?

Именно так

[MisterDi]

Каким образом прикрутить этот буфер к линии внутри ПЛИС и как дать ему понять с каким именно входом синхронизации он будет дружить?

Нужно каждому сигналу синхронизации дать собственное имя и его привязать к выводу.
Для того, чтобы привязать Ваш сигнал к выводу, используйте определение выводов в файле *.ucf например для вывода 25

NET  sys_clk_n       LOC =25 ;

[DanilinSA]

Итак, мы имеем XC9536 с тремя входами CLK

Вам точно нужно 3 не зависимых синхровхода? Они полностью независимы или полностью или частично синхронны?

Прошу не бить и не ругать матерными словами

Вообще не реальное требование.

Заведи синхросигналы на синхровхода - и будет тебе счастье. Программа обычно без проблем распознает тактовую линию и корректно её распознает.

Тут засада бывает не в этом.
Судя по описанию у тебя на чипе будет 3 региона, каждый из которых синхронизируется от своей тактовой.
И при переходе сигнала из одного тактового региона в другой потенциально порождается куча проблем. Почитай на тему "переход из одного клокового домена в другой"

Например: https://marsohod.org/11-blog/192-buscdc

[Alexeeva Maria]

Вам точно нужно 3 не зависимых синхровхода? Они полностью независимы или полностью или частично синхронны?

Нет, достаточно одного.

Программа обычно без проблем распознает тактовую линию и корректно её распознает.

Да, это мне известно и видно в результатах компиляции проекта.

Почитай на тему "переход из одного клокового домена в другой"

Очень интересная статья. И все же, как корректно привязать синхронизирующий триггер к внешней тактовой линии? Она же используется для внутреннего делителя на счетчике.

[DanilinSA]

Обычно делается всеми так:
1) Рисуется схема. Схемотехнически или языком высокого уровня.
2) Проверяем работу схемы через моделирование.
До этого момента не требуется привязка выводов и входных триггеров.
3) Назначаем логические сигналы на реальные ноги чипа. Для этого необходимо зайти в Раздел User Constraints (пользовательские установки) и выбрать пункт I/O Pin Planing (PlanAhead) – Pre-Syntesis.
Сигналы CLK естественно заводим на ноги для синхронизации.

А далее при компиляции все соберется автоматически. Если синхросигнал прицеплен к ноге для синхронизации - CLK автоматом будет заведена на внутренние шины синхронизации.

http://we.easyelectronics.ru/plis/ka...chaynikov.html
https://bovs.org/post/139/Asinhronny...tastabil_nosti
https://bovs.org/post/117/osnovy-soz...l-v-xilinx-ise