Доброго времени суток.
У меня возникла проблема при разработке мультиплексора на VHDL.
Далее приведен код мультиплексора:
Код:
|
library ieee;
use ieee.std_logic_1164.all;
LIBRARY lpm;
USE lpm.lpm_components.all;
entity MUX is
generic (DATA_WIDTH : natural := 4;
SEL_WIDTH : natural := 2
);
port (data : bit_vector (DATA_WIDTH - 1 downto 0);
sel : in natural range DATA_WIDTH - 1 to 0;
result : out bit
);
end entity MUX;
architecture my_MUX of MUX is
begin
result ‹= data(sel);
end architecture; |
Но результаты моделирования схемы, явно не соответствует работе мультиплексора. Получившиеся диаграммы работы можно посмотреть в прикрепленном файле.
Помогите разобратся с проблемой.
Заранее благодарен.