Протеус 7.10 pro ???

[ajsn]

Сообщение от ajsn
вопрос не связан конкретно с 7.10.
Использую в Attiny261 диф.вход на ADC2 и ADC0.
- Протеус не реагирует на установку бита GSEL - в ADCSRB он светится как установленный в 1, но усиление все равно остается 20 вместо 32 - это ограничение модели в Протеусе???

Не знаю, надо смотреть пример. Самому писать лениво.

Спасибо за ответ.
А про модель Attiny261 - вот такой простецкий код
ADMUX = (0‹‹REFS1)|(1‹‹REFS0)|(0‹‹ADLAR)|(0‹‹MUX4)|(0‹‹MUX 3)|(0‹‹MUX2)|(1‹‹MUX1)|(0‹‹MUX0);
ADCSRB = (1‹‹GSEL)|(1‹‹MUX5); ///////////////// GSEL ?????????????????
delay_us (125);
ADCSRA = (1‹‹ADEN)|(1‹‹ADSC)|(0‹‹ADATE)|(0‹‹ADIE)|(1‹‹ADPS2 )|(1‹‹ADPS1)|(0‹‹ADPS0); //start

если смотреть в WatchWindow :
- ADCSRB честно меняет значение бита GSEL
- регистры ADCH ADCL никак НЕ реагируют на это.

[TEHb]

Только что проверил ваш код, всё работает.

[ajsn]

всё работает

Да, работает, но:
- MUX5:0 выставлен 10010 - по даташиту MUX5 выбирает усиление 32 вместо 20,
- вторая строчка снизу в Simulation Log - GAIN=20 (вместо 32),
- ADCH и ADCL честно и правильно содержат 0x00CB, соответствующие GAIN=20.
Получается, что модель не отрабатывает MUX5
Очень надеюсь что баг исправляется очень просто в одной-двух строчках ДЛЛ модели перед компиляцией.
Спасибо за быстрые ответы!!!

З.Ы. Если позволите, еще вопрос до кучи - можно ли как-то для отдельно взятой Sub-Circuit (т.е. для всей этой Child Sheet) задать отдельноую PCB?
Может быть даже можно произвольно комбинировать, какие Sub-Circuit разводятся вместе с основной схемой, а какие на отдельные платы?

[Prime]

З.Ы. Если позволите, еще вопрос до кучи - можно ли как-то для отдельно взятой Sub-Circuit (т.е. для всей этой Child Sheet) задать отдельноую PCB?
Может быть даже можно произвольно комбинировать, какие Sub-Circuit разводятся вместе с основной схемой, а какие на отдельные платы?

Недавно задавался таким же вопросом... И чтоб не задавать глупых вопросов, решил покопаться. Выяснил следующее - можно скомпилировать нетлист для отдельного листа, и загрузить его в Арес. Таким образом, можно каждый лист развести на отдельной плате. Тем самым решается наша с вами проблема

[ajsn]

можно скомпилировать нетлист для отдельного листа

Не могли бы подробнее пояснить?

[Halex07]

Не могли бы подробнее пояснить?

Чего тут больно пояснять... все оче(нь)видно.

[ajsn]

больно пояснять

Если больно, пояснять не надо!
Спасибо (без шуток).
"Scope Current Sheet" можно не переводить
А вот не могли бы поснить:
- как потом засосать SDF файл в ARES ?

можно скомпилировать нетлист для отдельного листа, и загрузить его в Арес.

чего то не получается...
- как работать с Depth ?
из хэлпа "The default mode is to flatten the design. In this case objects with sub-sheets will be replaced by their implementation. If the netlist is not flattened then this replacement will not occur and objects with sub-sheets will appear as-is in the partslist and netlist."

[Halex07]

А вот не могли бы поснить:
- как потом засосать SDF файл в ARES ?

Открываете "голый" ARES - сам по себе без перехода из ISIS. Далее File =› Load Netlist и выбираете нужный **.SDF.
Ну и потом сохраните вы Flatten или This lavel - они будут одинаковы, главное выбрать Current Sheet, чтобы не зацепить лишнего из всего проекта. И еще, - делаете субмодуль - помещайте в нем и основной схеме входные/выходные разъемы, чтобы было к чему подключаться, но исключите их из симуляции (в свойствах разъемов ставим Exclude of Simulation). вот тогда будет все тип-топ.

[ajsn]

входные/выходные разъемы

Спасибо again.
Разъемы - Вы имеете в виду настоящие разъемы из раздела "Коннекторы" - например CONN-SIL2 ?

[Halex07]

Вы имеете в виду настоящие разъемы из раздела "Коннекторы" - например CONN-SIL2 ?

Да, именно "например". Только почему двушки? Есть и CONN-SIL1. В любом случае надо же обеспечить переход проводников с основного модуля на вспомогательный, а для этого в обеих схемах придется ставить разъемы Ну или что-то, имеющее собственный PCB (PIN, TERMINAL), иначе ARES просто не будет знать - где есть точки подключения.