Портативный осциллограф - Страница 6

Uragan90 · 20.04.2010, 14:58

Да, тут варианты есть! Я тут вот еще над чем голову ломаю, сколько линий кроме шины 8бит нужно для интерфейса мк+плис? Будет ведь и управление аналогом с плисы и тригер и раздельная адресация ацп для включения их в параллель на один канал... Стало быть пара и о входе подумать.

kison · 20.04.2010, 15:47

Сообщение от Uragan90

Я тут вот еще над чем голову ломаю, сколько линий кроме шины 8бит нужно для интерфейса мк+плис?

Вы будете ломать голову вечно. Потому как телега у Вас впереди лошади. Если бы Вы не маялись дурью, а начали с начинки CPLD, то таких вопросов бы не возникло.
Схема вторична. Алгоритм работы + начинка CPLD - первична. Алгоритм и начинка разрабатываются параллельно, потому как ресурсы и возможности CPLD не безграничны. И только когда это готово - рисуется схема и назначаются реальные выводы для входов/выходов CPLD для удобства разводки.

MisterDi · 20.04.2010, 16:21

Вся конструкция должна быть собрана на одной плате, т.к. найти нормальные межплатные соединители очень сложно, кроме того длинные сигнальные линии будут ловить помехи. В связи с высокой плотностью монтажа и необходимостью тщательной экранировки, плата должна быть 4-х слойной.
Для управления ПЛИС нужно по-минимуму кроме линий данных сигналы чтения-записи и хотя-бы одна адресная линия (управление/данные). Здесь нужно искать компромисс между нагрузкой на кристалл и скоростью работы. Варианты могут быть разные.
Аналоговые регулировки должен делать МК.
В приложении - модель входного тракта с диапазоном 10мВ - 10В и полосой пропускания около 50МГц. Регулировка входного смещения и коэффициента усиления выполняются управляемыми источниками напряжения. На один канал нужно 3 корпуса SOIC/TSOP. Площадь на плате такого каскада около 6-7 кв.см.

kison · 20.04.2010, 17:25

Сообщение от MisterDi

Вся конструкция должна быть собрана на одной плате, т.к. найти нормальные межплатные соединители очень сложно, кроме того длинные сигнальные линии будут ловить помехи. В связи с высокой плотностью монтажа и необходимостью тщательной экранировки, плата должна быть 4-х слойной.

Ну тут речь о портативном девайсе, как я понял. В таком получить длинную сигнальную линию проблематично

А 5-8ми сантиметровый шлейф с максимальной частотой сигналов в пару мегагерц, причем цифровых и буферизированных, никаких помех не наловят. Это о соединении плата с MCU‹-›плата с CLD+ОЗУ+АЦП. А аналог можно подсоединить вообще без разъемов - распаяв перемычки в пол сантиметра. Тем более что линии там тоже после буфера (ОУ). А вот сбор на целой плате точно приведет к тому, что придется эту плату несколько раз заказывать. А четырехслойки недешевы - в Резоните подготовка к производству 2600 и по 900р за дециметр сама плата. 3500*3 заказа и вот уже больше 10т.р. Это только платы! Нафиг такие эксперименты, хотя -

Сообщение от Uragan90

Не непугает!

Топикстартер видимо страдает излишком денег

Сообщение от MisterDi

В приложении - модель входного тракта с диапазоном 10мВ - 10В и полосой пропускания около 50МГц.

Плохо подходит такое для портативного прибора. Во первых мал входной диапазон - 10В даже с делителем 1:10 дадут только 100В входного. А портативный прибор должен уметь заменять тестер - т.е. как минимум уметь работать с сетевым 220В. Т.е. вход нужен минимум 40В. Ну и полоса - 50МГц в самый раз для дискретизации в 250 мегасэмплов. Для 100 и тем более 50 не годится, там такая полоса не нужна. Для 100 тоже не годится потому как сложно обеспечить частоту 49МГц на уровне -3дб, а 51 уже на уровне -30дб

А иначе привет алиасингу. Либо надо делать полосу управляемой и 50 мегагерц использовать для стробоскопических измерений, а для реальных - урезать.
Кстати - зачем в Вашей схеме Q1?

MisterDi · 20.04.2010, 17:45

Как я говорил, это только оценочная модель.
Добавить фильтрацию нужно будет обязательно.
Входной каскад содран 1:1 из Битскопа. Вероятно Q1 используется для термокомпенсации, но это только мои догадки. С входным диапазоном пока точно не определился. По даташиту у АД8330 усиление может быть до 60дБ, тогда можно будет еще уменьшить коэффициент передачи входного делителя. Но нужно будет еще смотреть.

Кстати, вопрос, как с минимальными затратами сделать упрвление полосой пропускания усилителя? По-уму при изменении частоты дискретизации нужно по-разному ограничивать частотный диапазон входного сигнала. Или не жлобится, ставить Циклон и реализовывать цифровую фильтрацию и прореживание?

kison · 20.04.2010, 18:10

Сообщение от MisterDi

Как я говорил, это только оценочная модель.
Добавить фильтрацию нужно будет обязательно.
Входной каскад содран 1:1 из Битскопа.

Может содрать еще откуда?

Но Вы как я понял занимаетесь не портативным прибором, а PC осциллографом, так что излишества для Вас не излишества.

А Uragan90 задумал портативный автономный прибор. Подходы тут несколько разные. Вам например необходима гальваническая развязка, а для портативного это необязательно. Опять же вопрос с питанием - Вы можете брать от USB до 0,5 ампера, а портативному нужен аккумулятор и цепи его заряда. Ну и с реле - в портативный их много не напихаешь, не влезут. Вас место не жмет. Есть еще вещи без которых маленький осциллограф обойдется - например аппаратный сдвиг луча. Портативному достаточно фиксированного в середину диапазона АЦП. А сдвиг на экране делать чисто программный.
По поводу фильтрации - я фильтр мало где видел. Вот тут - http://mkeia1340.republika.pl/Oscyloskopy/woc2k_en.htm есть. Причем перестраиваемый в зависимости от дискретизации. А большинство видимо считает бред на экране нормой

Uragan90 · 20.04.2010, 19:30

Kison так ведь я и занимаюсь алгоритмом щас! И так упрощенный кусочек алгаритма на бумаге: плис тактирует ацп складывая биты в срам кождый раз обновляя счетчик регистров по инициативе внутри плисового, цифрового тригера (тут вареанты) плисина тормозит ацп преобразование, сообщая о том мк. мк получает доступ к срам и используя значения счетчика регистров читает биты. По окончанию чтения извещает плис и процес повторяется. МК обрабатывает полученые данные...

Uragan90 · 20.04.2010, 19:32

Скажите так можно тригер заделать?

kison · 20.04.2010, 19:47

Сообщение от Uragan90

Kison так ведь я и занимаюсь алгоритмом щас! И так упрощенный кусочек алгаритма на бумаге

Оно правильно, только алгоритм для CPLD - блок-схема.

На словах не годится, ну или надо писать куда подробнее - с названием сигналов и т.д. Впрочем можно не описывать, а сразу модули в Верилоге делать. Главное не увлекайтесь встроееными макрофункциями - хорошего результата не получите. И кристалл начнет трещать по швам и быстродействие упадет. Лучше написать свои.
Триггер лучше внутри делать цифровым компаратором.

MisterDi · 20.04.2010, 20:18

Сообщение от kison

Но Вы как я понял занимаетесь не портативным прибором, а PC осциллографом, так что излишества для Вас не излишества.

Просто у меня сейчас есть нормально работающий цифровой движок для 2-x канального DSO, который вполне можно использовать и в портативном приборе. И сейчас меня больше интересует правильная реализация аналоговой части. В проекте из темы "самодельный цифровой осциллограф" я использовал поляризованные реле, как раз с целью уменьшить энергопотребление, ведь 8шт реле даже по 15 мА уже получается весьма не слабый ток.
По фильтрам, надо посмотреть на фильтры на переключаемых конденсаторах, но это только предположения о направлении поиска.