SRAM 61256

[uk8amk]

Нужна помощь в понимании процесса записи и чтения чипа 61256(со старой материнки).
Итак, в соотвествии с ДШ на указанный чип от UTRON там есть 3 управляющих сигнала:
CE#=Chip Enable Inputs
WE#=Write Enable Inputs
OE#=Output Enable Inputs

Простой процесс чтения управляемый адресом у меня вроде не вызывает особых вопросов, т.е. выставляем WE#=H CE#= L OE#=L, подаем адрес и через некоторое время, необходимое на дешифрацию адреса считываем данные с выхода. Подали новый адрес(не трогаем управляющие сигналы) - считали новые данные. Так?

С записью больше вопросов. Возьмем цикл записи управляемый сигналом WE#. Там написано, что запись происходит когда сигналы CE# и WE# переходят в низкое состояние, либо одновременно, либо неодновременно но перекрывают друг друга. Будет ли происходить запись если сигнал CE# будет все время находиться в низком состоянии, а сигнал WE# будет тактировать запись(например запись большого блока данных.)?
Еще в ДШ указано что перед процессом записи на шине данных присутствуют выходные данные а шина переключается в третье состояние только в сам момент записи. Я так понимаю что если на микросхему постоянно подавать сигнал OE#=H, то чип все время будет находится в третьем состоянии и не станет выплевывать данные перед записью?

-- Прилагается рисунок: --

Прикрепленный файл: 2424640.pdf

[MisterDi]

Я так понимаю что если на микросхему постоянно подавать сигнал OE#=H, то чип все время будет находится в третьем состоянии и не станет выплевывать данные перед записью?

Совершенно верно. Хочу также заметить, что МС кэша хорошо работают только при синхронном изменении адресных входов. Иначе из-за высокого быстродействия возможны ошибки записи.

[yarunt]

Нужна помощь в понимании процесса записи и чтения чипа 61256(со старой материнки).
Итак, в соотвествии с ДШ на указанный чип от UTRON там есть 3 управляющих сигнала:
CE#=Chip Enable Inputs
WE#=Write Enable Inputs
OE#=Output Enable Inputs

Простой процесс чтения управляемый адресом у меня вроде не вызывает особых вопросов, т.е. выставляем WE#=H CE#= L OE#=L, подаем адрес и через некоторое время, необходимое на дешифрацию адреса считываем данные с выхода. Подали новый адрес(не трогаем управляющие сигналы) - считали новые данные. Так?

С записью больше вопросов. Возьмем цикл записи управляемый сигналом WE#. Там написано, что запись происходит когда сигналы CE# и WE# переходят в низкое состояние, либо одновременно, либо неодновременно но перекрывают друг друга. Будет ли происходить запись если сигнал CE# будет все время находиться в низком состоянии, а сигнал WE# будет тактировать запись(например запись большого блока данных.)?
Еще в ДШ указано что перед процессом записи на шине данных присутствуют выходные данные а шина переключается в третье состояние только в сам момент записи. Я так понимаю что если на микросхему постоянно подавать сигнал OE#=H, то чип все время будет находится в третьем состоянии и не станет выплевывать данные перед записью?

Как я знаю ОЕ переключает вход выход вобще от внутренней схемы не отключает.Еще очень важный параметр если срам 15нс то WE в низком уровне должен быть именно это время ,оно и определяющие, не меньше и менять адрес нельзя.Тоесть время WE,плюс время установки адреса делает скорость срам меньше.

-- Прилагается рисунок: --

Прикрепленный файл: 2424640.pdf

[uk8amk]

Спасибо за ответы. Да, срам именно 15 наносекундная - UM61256. На нее ДШ найти не удалось поэтому пришлось пользоваться аналогичным от UTRON.