Реализация цикла на Verilog

[toxxinus]

Доброго времени суток!

Стоит задача передать байт данных на порт ПЛИС. Биты должны выходить с определенной задержкой. Получаем что-то типо USART(последовательность бит). Для уменьшения кода хочу применить цикл for. Делаю так:

inout reg port = 1'b1; //инициализация порта

always@(posedge wd)
begin
	address ‹= 8'b10101011;

	for (cnt = 0; cnt ‹= 7; cnt = cnt + 1) begin
		#10 port = address[cnt];
            end
end

Здесь я пытаюсь каждые 10млс присваивать порту отдельный бит регистра address.

Временные диаграммы показывают выполение всех итераций цикла за один такт. Т.е. на временных диаграммах счетчик cnt равен 7 сразу по приходу фронта wd.

Спасибо!

[kison]

Для уменьшения кода хочу применить цикл for.

В always блоке это чаще всего бесполезно.
Собственно то что Вы хотите сделать это банальный сдвиговый регистр с параллельной загрузкой.
Ну вот и подумайте что должно получиться - по фронту wd Вам нужны все 8 сдвигов? Или все же 1?
И придется блок разбить на загрузку и собственно сдвиг, иначе address будет перезагружаться каждый фронт, и в результате получите неизменный уровень на выходе.
Именно такую константу надо двигать?
Может тогда просто инвертировать port при каждом фронте wd?
А так сдвиг примерно выглядит так:

output reg dout;
input sck;
reg [7:0] data;
always @(posedge sck)
		begin
                      dout ‹= data[0];
                      data[6:0] ‹= data[7:1];
		// если нужно по кольцу
                      data[7] ‹= data[0];
		end

Добавьте загрузку в data "по вкусу".
Надеюсь не наврал, уже спать хочу

[toxxinus]

Спасибо. Если поконкретнее, то надо двигать регистр как вы и сказали. Вообще это реализация шины i2c. Нужно выдерживать скорость передачи. по сигналу wd осуществляется начало передачи.

[kison]

Вообще это реализация шины i2c. Нужно выдерживать скорость передачи. по сигналу wd осуществляется начало передачи.

Тут на казусе ветку по плисам открывать не хотят. Попробуйте вот сюда сходить - http://forum.ixbt.com/topic.cgi?id=48:1629
Там очень душевные люди помогают начинающим в освоении верилога. Я тоже его только учу, там на последних страницах мои очень похожие на Ваши попытки. И тоже сдвигового регистра. Правда наоборот из последовательного в параллельный, но все же похоже. Я как раз использовал цикл. Почитайте что из этого вышло - http://forum.ixbt.com/topic.cgi?id=48:1629-166
Хотя у меня и получилось то что задумывал, но совершенно случайно.
Кроме того там вверху странички есть выделенные красным Локальные полезные ссылки. Очень помогают в изучении.