Сдвиг в тестбэнче

[Aleksashka1]

Доброго, всем, времени!
При проверке синтеза аппаратуры на VHDL, столкнулся с непреодолимой преградой.
Решил задать сигнал входной шины путем сдвига, дабы сократить конструкцию проверки. (wait for 100 ns; Din‹=rol Din; ) Команду rol менял на разные и sll и shift_left(Din, 1) все бестолку.
Может кто знает как сформировать этот сдвиг в тестбенче моделсима?
Заранее благодарен за ответы.

[Aleksashka1]

После кропотливых поисков, найдено достаточно компактное решение.
Делюсь, может кому-то пригодится.
data:process
variable A:std_logic_vector(31 downto 0):="01111111111111111111111111111111";
variable B:std_logic_vector(31 downto 0):="00000000000000000000000000000000";
variable c:std_logic:='0';
begin
B(31 downto 1):=A(30 downto 0);
c:=A(31);
B(0):=c;
A:=B;
wait for 320 ns; Din‹=B;
end process data;