ПЛИС "вопросы-ответы"

[ur5fff]

Gnider, MisterDi, спасибо за разъяснения! Начал скачивать Web "для попробовать". Непонятно только,Web-урезанная объем 1.3Gb,
а Subscription-полная 0.96Gb.Логически,должно быть наоборот.
По поводу SE 10.1, вчера обнаружил, цитата : "В 10-й версии убрали симуляцию".

MisterDi, если я Вас правильно понял,лицензия на 6 месяцев для Web версии условно-бесплатна,а для Subscription очень дорогая ("нужно платить, и весьма не слабо")?
"Уговаривающий" метод (3 байта) от 8-й версии к 9-й не подойдет?

[MisterDi]

Веб-лицензия - свободная, просто её нужно обновлять по окончании срока действия.

Метод уговаривания для 7,8,9 версий одинаков. Замена 3-х байт в файле. Отличаются только адреса по которым эти байты находятся.

[ur5fff]

Для полновесной версии 9.0 SP2,где искать,кто может помочь?

[Gnider]

Рекомендую 10.1

Быстрее,удобнее,красивее.

Симуляцию в квартусе используют только извращецы. Альтера сама рекомендует МоделСим например.

[ur5fff]

Рекомендую 10.1

Быстрее,удобнее,красивее.

Симуляцию в квартусе используют только извращецы. Альтера сама рекомендует МоделСим например.

Буду устанавливать поочередно,в том числе Web 10.1,единственный минус
чем "круче" версия,тем выше требования к системе.

Как он ведет себя,если установить на диске d:,на системном с: места маловато?

МоделСим и QUARTUS II,разных версий,работают?

[Gnider]

Буду устанавливать поочередно,в том числе Web 10.1,единственный минус
чем "круче" версия,тем выше требования к системе.

Как он ведет себя,если установить на диске d:,на системном с: места маловато?

МоделСим и QUARTUS II,разных версий,работают?

В версии 10 они презентовали новый интерфейс который быстрее старого.

Ставится на люой диск. моделсим и квартус в принципе вполне уживаются любых ерсий если не старье. квартус экспортирует файл который цепляет моделсим.

[LSV]

Xilinx ISE 12.3 + Modeltech SE 6.5b - не видятся библиотеки.

Отдельно Modeltech SE 6.5b запускается и в нём нормально симулируется проект.
Родной симулятор Xilinx - ISIM - нормально работает.

Когда выхожу на симуляцию в Modeltech SE 6.5b через Xilinx ISE 12.3, то не видятся библиотеки:

Например: "ERROR: The library path specified in the 'modelsim.ini' file for mapping the 'unisim'
library does not exist. Please fix the ini file or recompile the simulation libraries."


Перерыл этот форум, что сделал:

1. В файл modelsim.ini добавил строчки:
;------------------
;VHDL Section
unisim = $MODEL_TECH/../xilinx/vhdl/unisim
simprim = $MODEL_TECH/../xilinx/vhdl/simprim
xilinxcorelib = $MODEL_TECH/../xilinx/vhdl/xilinxcorelib
aim = $MODEL_TECH/../xilinx/vhdl/aim
pls = $MODEL_TECH/../xilinx/vhdl/pls
cpld = $MODEL_TECH/../xilinx/vhdl/cpld

;Verilog Section
unisims_ver = $MODEL_TECH/../xilinx/verilog/unisims_ver
uni9000_ver = $MODEL_TECH/../xilinx/verilog/uni9000_ver
simprims_ver = $MODEL_TECH/../xilinx/verilog/simprims_ver
xilinxcorelib_ver = $MODEL_TECH/../xilinx/verilog/xilinxcorelib_ver
aim_ver = $MODEL_TECH/../xilinx/verilog/aim_ver
cpld_ver = $MODEL_TECH/../xilinx/verilog/cpld_ver
;----------------------
2. Скачал с сайта Xilinx библиотеки ModelSim для Xilinx ISE 12.3 - "Modelsim XE Libraries - 12.3"
Записал его в с:\Modeltech_6.5b\Xilinx
3. Пробовал перекомпилировать библиотеки с помощью "Simulation Library Compilation Wizard", но бросил, т.к. требует очень много времени (но если потребуется - сделаю)

Что посоветуете?

PS. Пункту 1 и 2 нужно всегда делать при установке Modeltech SE ?

[LISS13]

Здравствуйте! Только начинаю знакомиться с тем, что такое ПЛИС и как заставить её работать. В процессе ознакомления возникает много вопросов.
После прочтения основ по простейшим логическим элементам, триггерам и составлению из них регистров/счётчиков, решил перейти непосредственно к практике и попробовать написать маленький проектик в пакете Quartus II. Программировать решил на Verilog'e, т.к. он мне показался наиболее интуитивно понятным.

Первый мой опыт - реализация делителя частоты:

// Делитель частоты на 10 [f/10]
// Получение от кварцевого резонатора частотой 28 МГц частоту 2,8 МГц

module freq_2800
(
	clk,
	freq_2800
);

input clk;
output freq_2800;

reg out = 0;
reg [2:0] count = 0;

always @ (negedge clk)
	begin
		if (count == 3'b100)
			begin
				count ‹= 0;
				out ‹= !out;
			end
		else count ‹= count + 1'b1;
	end

assign freq_2800 = out;

endmodule

Сделал симуляцию в Квартусе (до МоделСим руки не дошли). Вроде как, программа работает корректно, хотя сомневаюсь, что сам код оптимален.

Вопрос возник вот в чём: структурную схему проекта можно посмотреть в Tools/Netlist Viewers/RTL Viewer.
Захотелось понять как эта программа выглядит на логических элементах и триггерах и тут у меня пока тупик. Не совсем понятно как Квартус это реализует, синхронный счётчик на каких триггерах он реализует (JK или D) и вообще как эта программа выглядит в виде схемы.

Заранее спасибо всем откликнувшимся!

[pambaru]

А схемная реализация будет зависеть от применяемого чипа. Какие в нем есть триггера, LUT или еще что-то.
Да и зачем она Вам ?
Если уж начали на верилоге - не забивайте голову схемной реализацией.
Чаще проходят обратный путь - от схемных реализаций к верилогу (или другим HDL).

[LISS13]

А схемная реализация будет зависеть от применяемого чипа. Какие в нем есть триггера, LUT или еще что-то.
Да и зачем она Вам ?
Если уж начали на верилоге - не забивайте голову схемной реализацией.
Чаще проходят обратный путь - от схемных реализаций к верилогу (или другим HDL).

Хочется иметь хотя бы примерное представление как физически на логических элементах выглядит написанный проект.

Сейчас пытаюсь разобраться как сделать счётчик с произвольным коэффициентом счёта. Застрял на картах Карно.

Да и приведённый код, я думаю, не самый лаконичный. Подсказали, что можно обойтись без регистра out, только не очень понимаю как.

И ещё: ведь если отойти от veriloga и писать, например, на AHDL или VHDL, то очень даже неплохо иметь предсмтавление как проект выглядит в железе. Ведь так?