ПЛИС "вопросы-ответы"

[pambaru]

И ещё: ведь если отойти от veriloga и писать, например, на AHDL или VHDL, то очень даже неплохо иметь предсмтавление как проект выглядит в железе. Ведь так?

Про VHDL не скажу, но поему там примерно как верилоге.
На AHDL писал когда-то, по сути текстовое описание схемы.
Но когда проекты стали сложными, пришлось уйти от AHDL к верилогу. Иначе трудозатратно очень.
А квартус может так оптимизировать проект, что конечная его реализация будет весьма отличаться от описанойй в AHDL или даже введенной в виде схемы.

[MisterDi]

Сейчас пытаюсь разобраться как сделать счётчик с произвольным коэффициентом счёта. Застрял на картах Карно.

Самый простой вариант - синхронный двоичный счетчик с параллельной загрузкой, выход переполнения - на вход загрузки. Установкой кода на входах параллельной загрузки получаем любой возожный коэффициент. Мастером в Квартусе рисуется за 2 минуты. Недостатоток - смена коэффициента счета только по переполнению, но он решается.

[pambaru]

Счетчик с коэф. деления (div+1)*2
Не симулировал, но вроде так. Не ждет переполнения.
Из-за сравнения ›= быстродействие будет ниже.
Вникать, как это выглядит на логике и триггерах, я бы не стал

module cnt(clk, rst, div, out) ;
input wire clk, rst;
input wire [7:0] div;
reg [7:0] cnt;
output reg out;

always @(posedge clk)
  begin
  if (rst) begin
           out‹=0;
           cnt‹=0;
           end
  else begin
        if (cnt›=div) begin
                          out‹=!out;
                          cnt‹=0;
                          end
         else cnt‹=cnt+8'h01;
        end
  end

endmodule 

[LISS13]

Спасибо всем, кто помогает!!!

Наконец-то разобрался с картами карно и решил графическим способом изобразить двоично-десятичный счётчик, который был разобран в этой статье:
http://pspicelib.narod.ru/10_Compone...chapter3/7.htm

Пересчитал всё изначально сам. С написанным в статье полученные результаты для ножек J и K JK-триггера совпали. Нашёл только одну незначащую для конечного рещультата опечатку в таблице. Рисую схему в схемном редакторе Квартуса. Задаю тактовую и запускаю временную симуляцию...

Вообщем, счётчик почему-то не работает =((( Вместо меандра имею крестики. Это, как я понимаю, не может определить значение выходов q1 - q4 =((

Не подскажете почему так??? Хотел попробовать реализовать эту схему на AHDL, но пока ещё в нём не разобрался (((

[MisterDi]

проект Квартуса можно дать? что-бы не плодить мне своих ошибок При компиляции предупреждения выдает?

[LISS13]

проект Квартуса можно дать? что-бы не плодить мне своих ошибок При компиляции предупреждения выдает?

Да, конечно! Вот мой проект. Есть подозрение, что отсутствует высокий уровень на сбросе clrn триггеров.

А варнинги следующие:
Warning: Using design file counter.bdf, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project
Info: Found entity 1: counter

Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details

Критикал варнинг:
Critical Warning: No exact pin location assignment(s) for 7 pins of 7 total pins
Info: Pin q1 not assigned to an exact location on the device
Info: Pin q2 not assigned to an exact location on the device
Info: Pin q3 not assigned to an exact location on the device
Info: Pin q4 not assigned to an exact location on the device
Info: Pin high_level not assigned to an exact location on the device
Info: Pin clk not assigned to an exact location on the device
Info: Pin clrn not assigned to an exact location on the device

Critical Warning: Synopsys Design Constraints File file not found: 'counter.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.

Critical Warning: Synopsys Design Constraints File file not found: 'counter.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.

Critical Warning: Timing requirements not met

Critical Warning: Timing requirements not met

Critical Warning: Timing requirements not met

[MisterDi]

забыли указать уровень входного сигнала high_level. После добавления - все идет так как надо. А сейчас симулятор не может проанализировать состояние схемы.

[LISS13]

забыли указать уровень входного сигнала high_level. После добавления - все идет так как надо. А сейчас симулятор не может проанализировать состояние схемы.

Про прощения, за, наверное, идиотский вопрос, но как это делается в Квартусе?

[MisterDi]

Отредактировать файл .vwf, добавив еще один сигнал. вкладка Files в менеджере проекта.

[LISS13]

Отредактировать файл .vwf, добавив еще один сигнал. вкладка Files в менеджере проекта.

Действительно добавил сигнал high_level в симулятор, установил его в "1" и счётчик заработал. Спасибо за подсказку.

Не понятно остаётся почему в симулятор необходимо было добавлять ТОЛЬКО сигнал high_level и абсолютно не обязательно clrn...