Сижу изучаю верилог, правда пока не очень то получается,(мой опыт в программировании пока =0)
Решил написать модуль делителя входной частоты , и вот что из этого получилось.
Допустим если мне входную частоту нужно поделить на 5, то приходится в "k" записать 4
и так для всех делителей коэффициент деления приходиться устанавливать на единицу меньше.
прошу совета что нужно изменить в этом блоке чтоб он заработал как надо????
[HTML]// делитель вх. частоты
//clk-входная частота, rst- сброс, k- коэффициент деления, out-выход
module div_f(clk, rst, k, out);
input clk, rst;
input [8:0] k;//задаю коэффициент деления
output out;
reg [8:0] count;
reg out;
//***********************************************
always @(posedge clk or posedge rst) begin
if (rst==1) begin
count ‹= 1'b0;
out ‹= 1'b1;
end
else if(count==0)begin
out ‹= 1'b0;
count ‹= count + 1;
end
else if(count==k)begin
out ‹= 1'b1;
count ‹= 1'b0;
end
else begin
count ‹= count+1;
end
end
//*************************************************
endmodule/HTML]
заранее всем откликнувшимся спасибо