ПЛИС "вопросы-ответы"

[MisterDi]

МАХ-II - тупиковая ветвь. Уже устарела и дорогая.

Позволю себе не согласится. Для каждого класса задач - своя элементная база. FPGA хорошо реализуют вычислительные алгоритмы и передачу данных, но требуют для конфигурации дополнительного оборудования и времени. Стоимость их тоже не маленькая. CPLD - очень хорошо работают с жесткой логикой и простыми сигналами. Обеспечивая готовность к работе после включения за время, гораздо меньше, чем FPGA. Обладая относительно малой логической емкостью, они соответсвенно имеют кристалл меньшего размера, и как следствие существенно дешевле. ИМХО основная ниша CPLD - замена дискретных логических ИС.

[BSA-elec]

МАХ-II - тупиковая ветвь. Уже устарела и дорогая.

А что вы скажете насчёт MAX-IIG и MAX-IIZ?
И приведите, пожалуйста, пример новой и недорогой ПЛИС.
Вот MAX7000, те действительно устарели.

[OlegNZH]

Манера написания сообщений у Вас, конечно, не самый смак. В чем проблема использовать в сообщениях Enter и "Пробел"? А не лепить все в одну строку с множеством скобочек, символов "-" и многоточий?

каюсь - от фидо не отвык......бывали там?

[mrKirill]

каюсь - от фидо не отвык......бывали там?

Было дело, давным давно

PS. Офф-топим

[ОКТОГЕН]

а какую вы плис посоветуете для начинающих из ALTERA

[MisterDi]

Смотря для каких задач. Если работаете с простой логикой, то МАХ-2, МАХ3000. Если хотите сделать "систему на кристалле" с собственным ЦПУ, памятью и контроллерами - тогда Циклоны-1-2-3.

[sl_64]

Сижу изучаю верилог, правда пока не очень то получается,(мой опыт в программировании пока =0)
Решил написать модуль делителя входной частоты , и вот что из этого получилось.
Допустим если мне входную частоту нужно поделить на 5, то приходится в "k" записать 4
и так для всех делителей коэффициент деления приходиться устанавливать на единицу меньше.
прошу совета что нужно изменить в этом блоке чтоб он заработал как надо????

[HTML]// делитель вх. частоты
//clk-входная частота, rst- сброс, k- коэффициент деления, out-выход
module div_f(clk, rst, k, out);

input clk, rst;
input [8:0] k;//задаю коэффициент деления
output out;


reg [8:0] count;
reg out;
//***********************************************
always @(posedge clk or posedge rst) begin

if (rst==1) begin
count ‹= 1'b0;
out ‹= 1'b1;
end

else if(count==0)begin
out ‹= 1'b0;
count ‹= count + 1;
end

else if(count==k)begin
out ‹= 1'b1;
count ‹= 1'b0;
end

else begin
count ‹= count+1;
end
end
//*************************************************
endmodule/HTML]
заранее всем откликнувшимся спасибо

[ифкин67]

Мне кажется, вот так:

//clk-входная частота, rst- сброс, k- коэффициент деления, out-выход
module div_f(clk, rst, k, out);

input clk, rst;
input [8:0] k;//задаю коэффициент деления
output out;


reg [8:0] count;
wire comp= count== k;// компаратор
//***********************************************
always @(posedge clk or posedge rst) begin

if (rst or comp) count ‹= 9'h0;
else
count ‹= count + 9'h1;
end

assign out = comp;

//*************************************************
endmodule

[sl_64]

Спасибо ифкин67
но Quartus ругается на эту строку
if (rst or comp) count ‹= 9'h0;
что бы это значило????

[mrKirill]

но Quartus ругается на эту строку
if (rst or comp) count ‹= 9'h0;

Как ругается то? У телепатов выходной.